SystemVerilogとVerilog HDLの統合

フランスで行われている DATE（Design，Automation and Test in Europe） 2009 で
日経BPの編集委員である小島郁太郎氏が、EDA標準化団体の一つである
米Accellera会長のShrennik Mehta氏に取材した際に出た話。

IEEEで標準化に向けて投票が行われいる SystemVerilog（IEEE P1800）-2009の
目玉のひとつが Verilog-HDLとの統合で、2009年内のPARの承認を通す見込みだそうだ。

* PAR（project authorization request） = 標準化の目的や狙う範囲などを記述した文書

いまの設計エンジニアの人たちは勉強しなければならないことがたくさんあって
大変そうだな。