Synopsysが動作合成に再参入

Tech-On !  EDA Online の記事より。

Synopsys が、Synphony HLS という名前の動作合成ツールを
発表したそうだ。　HLS は High Level Synthsis　・・・・
一昨年に買収した、旧 Synplicity社の Synplify DSPの流れをくむ
ツールで、抽象度が高い（High Level の）合成ツールだそうだ。
動作合成の入力は The MathWorks社の MATLAB のM言語だと・・・。
Synosys 社によると、M言語はC言語のよりもコード（ライン数）が非常に
少ないそうだ。　（RTL 200行、Cコード 20行、Mコード 3行という例）

Synopsysはもともと論理合成（RTL to Gate）の Design Compiler で
有名になったEDAツールベンダーだ。
1980年代の後半にでてきたと思う。 数年間で Design Compilerは
業界標準となり、他の追随を許さない圧倒的なシェアを持っている。
1994年には Behavior Compiler という上位の抽象レベル（ビヘイビア）
合成ツールを出した。 これはもともとはVHDLとVerilog-HDLを入力に
使っていた。 基本的にデータフローを演算子にマッピングすることと、
並列処理するか時分割処理するかで処理速度と面積のトレードオフを
選べるという、スケジューリングとリソース・シェアリングが肝となる
ツールだったと思う。

余談だけど、ASICベンダーの LSI Logic社が 1992年ごろに
System-1076というVHDLツール・プラットフォームを出していて
そこで自社開発のビヘイビア・シンセシスのツールを一部の顧客に
試用させていた。　Synopsys社のものと関係があるか否かは不明だけど。
 LSI社のツールにしろ、Behavior Compiler にしろ、時代に対して早すぎた
登場だったのだと思う。

その後Synopsys社は 2000年になって Behavior Compiler のエンジンを
ベースに、System C入力に対応した System C Compiler をリリースしたが、
これもビジネスとしてはうまくいかず、2004年に動作合成ツールの事業から
撤退を表明した。


当時、SynopsysはLSI開発のバックエンドのツール群と、半導体ベンダー相手の
ビジネスモデルに注力していたように思う。
確か時を前後して（もっと前だったか） FPGA用の論理合成ツールからも
手を引いた。
すぐに大きな金になる事業に集中する必要もあったのだろうと推測する。


C言語をつかう設計・検証の環境は、ツール、言語とライブラリの標準化、
製品開発の現場と管理職のモチベーションとが合わさって、
ついに一般に拡大されつつある状況になってきたと言えるかもしれない。
そこにきて、Sysnopsysの再参入である。　　・・・・　が、C/C++ ではない？


MATLAB環境からの FPGAやASICへの実装の設計環境は、
Altera, Xilinx の FPGAベンダーそれぞれが自社開発してリリースしている
Simulink ブロック線図からブロックセットに対応させたマッピングを行うツール、
おなじようなコンセプトでブロックセットに幅を持たせた 旧Synplicity社の
Synplify DSPがある。 これらは M言語から変換・合成をするものではない。
2006年には本家 The MathWorks社からも Simulink HDL Coder という
同様のコンセプトのツールが出てきた。

M言語からの変換・合成するツールとしては、M言語のコードをRTL化する
AccelChips社のツールがあった。 たしか 2000年前後に出てきたと思う。
これは数年後に Xilinx が買収したがその後どうなっているのだろう。

話は戻るが、Synopsys社が選んだのは C/C++ 系ではなく M言語である。
Simulink ベースのツールに対して FPGAやASICの設計現場では
一部からの反応しかないのが現実だった。
強いて言えばワイヤレス（無線）の分野で可能性が多いが・・・・・
それも研究開発部門が圧倒的だ。

そのようなニッチな世界に入り込むと、確かに M言語から直接、実装用の
なにかを生成してほしいという要望が聞こえてくることがある。
しかしながらそれはニッチのなかのニッチだと言っても過言ではないように
思うのだが。

そんな個人的な感想があるのだけど、それでも新しいESLツールの登場には
注目したいと思う。　Synopsys社がいったん撤退したあと、今度は出遅れた
この分野で、どのような動きをみせるのかは、それはそれで楽しみだ。

CADENCE社の DA SHOW の話題

ケイデンス社の DA SHOW が 7月16日-17日に行われた。　

直前にチェックしていたが社内の予定がつまっていて全く行くことができなかった。
それにしても毎年、2日間のプライベート・イベントを継続開催しているというのは
すごいことだ。

考えてみると、今年は米国のDAC （DAC 2009, 46th Design Automation Conference,
7月27日-31日開催）よりも早く開催されたわけだ。

行けなかったので記事をチェック・・・・　やはり TechONの小島郁太郎さんだ。

米Cadence，TLM設計・検証EDAの四つの強化策を発表
2009/07/17 21:26

http://techon.nikkeibp.co.jp/article/NEWS/20090717/173205/?ref=rss


C言語からのLSI設計において、Cadence は SystemC が基本だと理解すれば良いか。
もともと検証系から環境を構築していって、昨年 C-to－Silicon で SystemC入力の
合成系に参入、今年 TLM2.0 の標準化に伴って、かなり本腰になってきたということかな。
そのうえで、今回の強化策で C, C++ 入力にラッパーをかぶせて C-to-Silicon で合成
するという拡張ユーティリティが発表された。


なるほど・・・　

検証系の大手として、CoWare, Mentor Graphics, Cadence といったところか。
あとは NOVA とか？

合成系の大手は、Forte (SystemC), Mentor Graphics (ANSI-C), Cadence (SystemC),
国産では NECシステムテクノロジー か。

現状、なんとなく直感では、 検証 CoWare + 合成 Forte という組み合わせの
シェアが高いのか。
Mentor Graphics は 検証と合成の言語のポジショニングが不思議に思えたのだが・・・　
ANSI-C を出発点にして、合成系の Catapult C Synthesis で実装用のVerilog/VHDL
のRTLと、検証用のSystem-C TLMを生成すると理解した。
あと付けの理屈のような感じもしないことはないが、発想・着眼点の違いと言えなくもない。
さて、今後どのようになっていくだろうか。
そう言えば、今年の1月にメンター社はアジリティ社から 旧セロックシカ社の技術を買収
したが、その技術融合がどうなっているのかも多少は興味がある。

Cadence はもともと合成系は弱かった。 Ambit Design Systems を買収して BuidGates
を手に入れたのが1998年、2003年には Get2Chip社も買収。　買収の前から論理合成
ツールはあったと思うけど、あまりにも Synopsys の Design Compiler が強すぎて
牙城をくずすことは出来なかった。 活路は上位合成、動作合成しかないのは明らかだが、
それも出遅れたのではないか？　Forte社は 20年前の Synopsys社 に通ずる感じがある。

ある業界のトップ数社に聞いたところでは、どの会社も Forte の Cynthesizer を使って
いるようで、今後は SoC開発に代わり FPGAをより積極的に使いたいと考えてはいるが、
その場合にその合成ツール用のテクノロジー・ライブラリーが無いことが課題だそうだ。

一方で既存ユーザは口を揃えて、
「EDAツール・ベンダーへのリクエスト＝ツール費用を低くしてください」
個人的には、ツール・ベンダー側の気持ちは理解できなくはないが、
費用の低減化は、技術・製品の普及とマーケット・シェアの両面からみて、
ブレーク･スルーの重要なファクターのひとつであることも事実だ。

SystemC Japan 2009 に参加

7月10日、新横浜国際ホテルを会場にして開催された
SystemC Japan 2009 に参加した。
定員 300名とのことであったが、7割ぐらいは入っていただろうか。

この手の外部イベントに参加するのはかなり久しぶりで、
ESL/EDA関連なんてかなり遠ざかっていたし、
SystemC なんて実際のところ、名前と大きな概念（しかも思い込み）
でしか知らなかったので、すごく関心が強かったのだ。

最初に Open SystemC Initiative の Executive Director 兼
Board Member の Patrick Sheridan 氏が開会の挨拶を兼ねて
SystemC Community のアップデートを紹介した。
アップデートと言われても、これまでのことをほとんど知らないこちらに
とっては何もかも初めてづくしなのだが、過去の見聞に照らし合わせる
ような気持ちで、なんとなく分かった気分にはなった。

その後、基調講演として東京工業大学の準教授である一色剛氏より、
Tightly-Coupled-Thread （TCT） Model によるマルチ・プロセッサ
SoC の設計プラットフォームについての研究内容に関して紹介された。
DAC のカンファレンスや学会発表のような内容は、とりあえず自分には
Too Much である。　
ここで会場からの質問者が2名、ソニーの柿本氏と富士ゼロックスの
宮下氏、両名ともEDA分野ではユーザー側の立場では有名な方々だ。

この後、ESL/EDAベンダーの立場とユーザの立場から 3者ずつ、
計６者からの講演があった。

富士通マイクロエレクトロニクス 中村氏 （ユーザの立場）
メンター・グラフィックス・ジャパン 牧野氏 （ESLベンダーの立場）
フォルテ・デザイン・システムズ 桜井氏 （ESLベンダーの立場）
東芝情報システム　小片氏 （ユーザの立場）
コーウェア　内田氏 （ESLベンダーの立場）
リコー　木村氏 （ユーザーの立場）

このなかで一番興味深く聴けたのがリコーの木村氏の講演だった。
システム・レベルの検証とソフトウェア（とハードウェアの並行）開発という
点で勉強になった。　

一番前の列のほぼ真ん中の席に、日経BPの小島郁太郎氏が
聴講に来ていた。 リコーの木村氏に講演直後に確認の質問に
行っていた。　記事を書いて掲載するのであろう。

全講演終了後にレセプションが用意されていたが、
それには参加せずに会場を後にした。


SystemC をもう少しきちんと勉強してみたいと思った。

SystemVerilogとVerilog HDLの統合

フランスで行われている DATE（Design，Automation and Test in Europe） 2009 で
日経BPの編集委員である小島郁太郎氏が、EDA標準化団体の一つである
米Accellera会長のShrennik Mehta氏に取材した際に出た話。

IEEEで標準化に向けて投票が行われいる SystemVerilog（IEEE P1800）-2009の
目玉のひとつが Verilog-HDLとの統合で、2009年内のPARの承認を通す見込みだそうだ。

* PAR（project authorization request） = 標準化の目的や狙う範囲などを記述した文書

いまの設計エンジニアの人たちは勉強しなければならないことがたくさんあって
大変そうだな。